Cadence đạt chứng nhận công cụ TSMC A14, rút ngắn vòng lặp thiết kế tới 2,5 lần

Cadence và TSMC tiếp tục mở rộng hợp tác trong lĩnh vực thiết kế chip tiên tiến, với việc Cadence đạt chứng nhận công cụ cho TSMC A14 – thế hệ process dự kiến được TSMC đưa vào sản xuất hàng loạt từ năm 2028.

Cùng với A14, hai công ty đang mở rộng các giải pháp thiết kế cho AI và HPC trên các tiến trình N3, N2, A16 và A14, đồng thời hỗ trợ các kiến trúc 3D-IC và hệ thống wafer-scale dựa trên TSMC 3DFabric.

A14 mở rộng hệ sinh thái thiết kế cho AI và HPC

Theo Cadence, các digital full-flow, signoff và custom/analog flow của công ty hiện đã được chứng nhận cho TSMC A14 và A16.

Đối với thiết kế custom và analog, Virtuoso Studio hỗ trợ tạo layout đáp ứng design rule và tự động migration thiết kế sang A16 và A14. Cadence cho biết giải pháp này có thể giảm số vòng lặp thiết kế tới 2,5 lần và cải thiện khả năng đạt kết quả đúng ngay từ lần đầu đối với các SoC dành cho AI, HPC và thiết bị di động.

Con số 2,5 lần ở đây đề cập đến design iterations trong quy trình migration, không phải toàn bộ thời gian phát triển chip.

Ở cấp độ IP, UCIe-64G đã tape-out trên TSMC A14, trong khi LPDDR6 cùng nhiều IP dành cho bộ nhớ và kết nối trong các hệ thống compute chiplet đang được phát triển. Cadence cũng cho biết Artisan Foundation IP và mixed-signal IP cho A14 dự kiến được cung cấp trong quý IV/2026.

Từ chip AI đến hệ thống 3D-IC

Hợp tác giữa Cadence và TSMC không chỉ tập trung vào process node.

Cadence đang hỗ trợ các thiết kế sử dụng TSMC 3DFabric, bao gồm những hệ thống wafer-scale với hàng trăm chiplet. Các giải pháp của công ty cũng hỗ trợ những thiết kế package lớn theo kiến trúc CoWoS, cùng khả năng tích hợp SoIC, HBM logic base die và các thành phần khác trong hệ thống 3D-IC.

Cadence cũng đã chứng nhận quy trình auto-routing die-to-die dựa trên mô phỏng trước, hướng tới tối ưu signal integrity trên các kiến trúc CoWoS và đáp ứng yêu cầu của UCIe.

Ở lớp kết nối quang học, TSMC-COUPE được hỗ trợ tích hợp với Cadence 224G SerDes IP, hướng tới các hệ thống AI/HPC cần băng thông kết nối cao.

Từ A14 đến thế hệ chip AI tiếp theo

Việc Cadence hoàn tất chứng nhận A14 cho thấy hệ sinh thái EDA đang được chuẩn bị song song với quá trình phát triển process node mới.

Điều này ngày càng quan trọng khi AI accelerator chuyển từ những chip đơn lẻ sang các hệ thống gồm nhiều die, chiplet, HBM và advanced packaging.

Với TSMC A14, Cadence đang xây dựng một chuỗi hỗ trợ trải dài từ EDA tools, IP, signoff đến 3D-IC và advanced packaging.

Mục tiêu không chỉ là giúp thiết kế trên một node mới, mà còn rút ngắn quá trình từ thiết kế đến tape-out khi độ phức tạp của chip AI tiếp tục tăng. TSMC hiện dự kiến A14 bắt đầu risk production trong năm 2027 và high-volume manufacturing vào năm 2028.

Nguồn: Cadence, TSMC