TSMC dự báo nhu cầu wafer AI tăng gấp 11 lần giai đoạn 2022-2026, hướng tới CoWoS hỗ trợ 24 stack HBM vào năm 2029

TSMC vừa tổ chức sự kiện Taiwan Technology Symposium. Theo Reuters, công ty cho biết nhu cầu wafer dành cho AI accelerator được dự báo sẽ tăng gấp 11 lần trong giai đoạn 2022-2026. Đồng thời, TSMC cũng nâng dự báo quy mô thị trường bán dẫn toàn cầu, hiện kỳ vọng vượt 1.500 tỷ USD vào năm 2030, cao hơn đáng kể so với dự báo trước đó là 1.000 tỷ USD.

Theo hãng thông tấn CNA, lãnh đạo mảng kinh doanh khu vực châu Á - Thái Bình Dương của TSMC cho biết khách hàng trong khu vực đã sử dụng hơn 2,1 triệu wafer quy đổi 12 inch trong năm ngoái. Nếu xếp chồng lên nhau, số wafer này sẽ cao hơn ba tòa Taipei 101, cho thấy nhu cầu AI đang tăng trưởng cực mạnh.

TSMC cho biết năng lực sản xuất chip 2nm và thế hệ A16 tiếp theo dự kiến tăng trưởng CAGR 70% giai đoạn 2026-2028. Trong khi đó, công suất CoWoS (Chip on Wafer on Substrate) được dự báo đạt CAGR hơn 80% từ 2022-2027. Theo Reuters, công ty cũng có kế hoạch xây dựng 9 giai đoạn nhà máy wafer và cơ sở advanced packaging mới trong năm 2026.

Đáng chú ý, hoạt động của TSMC tại Arizona tiếp tục được mở rộng mạnh. Nhà máy đầu tiên đã đi vào sản xuất, nhà máy thứ hai sẽ bắt đầu đưa thiết bị vào vận hành trong nửa cuối năm 2026. Nhà máy thứ ba đang được xây dựng, trong khi nhà máy thứ tư và cơ sở advanced packaging đầu tiên tại Arizona dự kiến khởi công ngay trong năm nay. TSMC cho biết sản lượng tại Arizona dự kiến tăng 1,8 lần vào năm 2026 với yield tương đương các nhà máy tại Đài Loan.

TSMC hé lộ roadmap CoWoS, COUPE và SoW cho AI

Bên cạnh mở rộng công suất, TSMC cũng chia sẻ roadmap công nghệ AI dài hạn tại sự kiện. Theo China Times, Phó COO Kevin Zhang cho biết hiệu năng AI accelerator trong tương lai sẽ phụ thuộc vào sự kết hợp giữa transistor, advanced packaging và kết nối tốc độ cao. Khi mô hình AI ngày càng lớn hơn, các công nghệ SoIC và 3D IC sẽ đóng vai trò quan trọng trong việc stack trực tiếp DRAM lên compute chip.

Trong công nghệ 3D stacking, SoIC của TSMC tiếp tục thu nhỏ kích thước kết nối. Theo Commercial Times, SoIC hiện đạt mật độ kết nối cao hơn 56 lần và hiệu suất năng lượng tốt hơn 5 lần so với CoWoS thế hệ 2015. Thế hệ SoIC đầu tiên đã sản xuất hàng loạt, trong khi phiên bản bonding pitch 6 micron dự kiến xuất hiện năm 2025. SoIC trên tiến trình N2 sẽ hỗ trợ stacking 6 micron vào năm 2028, còn thế hệ A14 sẽ tiếp tục giảm xuống 4,5 micron.

Về kết nối tốc độ cao, Kevin Zhang cho biết silicon photonics và công nghệ COUPE (Compact Universal Photonic Engine) sẽ là chìa khóa giúp giảm độ trễ và điện năng tiêu thụ trong các hệ thống AI tương lai. Theo Commercial Times, TSMC đã đưa vào sản xuất bộ Micro Ring Modulator 200Gbps đầu tiên trên thế giới sử dụng COUPE. Công nghệ này cho hiệu suất năng lượng cao hơn 4 lần và độ trễ thấp hơn 10 lần so với kết nối đồng truyền thống.

Đối với CoWoS, Commercial Times cho biết phiên bản CoWoS kích thước 5,5 reticle hiện tại của TSMC là lớn nhất thế giới và đã đạt yield 98%. Công ty đặt mục tiêu nhanh chóng mở rộng CoWoS lên kích thước 14 reticle vào năm 2028, đủ khả năng tích hợp 20 stack HBM. Sau đó, TSMC hướng tới vượt mốc 14 reticle với khả năng hỗ trợ tới 24 stack HBM vào năm 2029.

Ngoài CoWoS, TSMC cũng đang phát triển công nghệ System on Wafer (SoW), cho phép tích hợp tới 64 stack HBM và 16 module CoWoS ở kích thước vượt quá 40 reticle. Theo Commercial Times, phiên bản SoWP chỉ tích hợp logic đã sản xuất hàng loạt từ năm 2024, trong khi SoWX tích hợp HBM được đặt mục tiêu thương mại hóa vào năm 2029.