Samsung phát triển thiết kế dummy die mới cho HBM5 thế hệ tiếp theo

Theo ETNews, Samsung Electronics đã nộp đơn đăng ký bằng sáng chế tập trung vào việc giải quyết các vấn đề về độ tin cậy trong đóng gói bộ nhớ băng thông cao (HBM).

Khi ngành công nghiệp tiến tới các thế hệ HBM có số lớp ngày càng cao, Samsung được cho là đang phát triển một thiết kế cấu trúc mới nhằm cải thiện độ tin cậy của gói nhớ. Trong bối cảnh ngành đang chuyển sang các thế hệ HBM nhiều lớp như HBM4E và HBM5, Samsung đã thiết kế lại dummy die, lớp chip bảo vệ nằm trên cùng của stack bộ nhớ, nhằm tăng độ bền kết cấu và cải thiện tỷ lệ thành phẩm.

Theo báo cáo, bằng sáng chế mô tả một thiết kế trong đó các cạnh bên của dummy die trên cùng được tạo thành cấu trúc bậc thang ba tầng với các đường cong thay vì cạnh thẳng. Samsung được kỳ vọng sẽ kết hợp công nghệ này với các giải pháp đóng gói HBM hiện có như hybrid bonding và HPB (Heat Path Block).

Các nguồn tin trong ngành cho biết hiện tượng cong vênh (warpage) của dummy die trên cùng là một trong những yếu tố ảnh hưởng lớn đến tỷ lệ thành phẩm ở các stack HBM từ 12 lớp trở lên. Điều này cho thấy công nghệ mới nhiều khả năng được phát triển cho các sản phẩm HBM5 với 16 lớp hoặc nhiều hơn.

Vì sao dummy die lại quan trọng?

Theo báo cáo, việc cải tiến cấu trúc dummy die giúp giảm hiện tượng cong vênh và sự khác biệt về giãn nở nhiệt giữa các lớp, hai nguyên nhân chính gây suy giảm tỷ lệ thành phẩm. Khi chiều cao stack HBM vượt quá 12 lớp, độ tin cậy của dummy die trên cùng trở nên đặc biệt quan trọng. Ước tính trong ngành cho thấy tỷ lệ thành phẩm giảm khoảng 10-20 điểm % khi chuyển từ HBM 8 lớp lên 12 lớp và tiếp tục giảm xuống khoảng 40-60% đối với các stack 16 lớp.

HBM được cấu thành từ nhiều die bộ nhớ xếp chồng theo chiều dọc trên một base die, trong đó dummy die nằm ở vị trí trên cùng. Dummy die có nhiệm vụ duy trì chiều cao tiêu chuẩn của gói chip, bảo vệ toàn bộ stack bộ nhớ và hỗ trợ tản nhiệt.

Những cải tiến đáng chú ý trong thiết kế

Theo bằng sáng chế, dummy die mới của Samsung sử dụng quy trình Deep Groove Sawing, một kỹ thuật cắt wafer bằng laser có độ chính xác cao, tạo các rãnh sâu để tách từng die riêng lẻ. So với phương pháp cắt bằng lưỡi cơ học truyền thống, công nghệ này cho phép tạo các đường cắt sâu và chính xác hơn, đồng thời giảm thiểu tổn hại đến cấu trúc tinh thể bán dẫn.

Thiết kế mới cũng áp dụng cấu trúc hình kim tự tháp ngược, với phần tiếp xúc liên kết ở đáy hẹp hơn và bề mặt phía trên rộng hơn nhằm tăng độ bền cơ học so với thiết kế thành bên thẳng truyền thống.

Ngoài ra, Samsung bổ sung các rãnh (Tr) tại vùng không liên kết (Non-Bonding Region – NBR) trước khi cắt wafer để ngăn mảnh vụn phát sinh trong quá trình cắt bám vào bề mặt liên kết, từ đó nâng cao độ tin cậy của công nghệ fusion bonding.

Đáng chú ý, bằng sáng chế cũng tập trung vào khả năng quản lý nhiệt. Thiết kế quy định khoảng cách theo phương thẳng đứng từ 1-10 μm giữa mặt dưới của lớp cách điện liên kết và mặt phẳng mở rộng theo phương ngang nhằm duy trì hiệu quả truyền nhiệt hiện có. Đồng thời, cấu trúc bề mặt nhô lên giúp giảm lượng vật liệu epoxy molding compound (EMC) cần sử dụng, qua đó có thể cải thiện khả năng tản nhiệt của toàn bộ gói chip.