Intel chạy đua với TSMC và Samsung ở tiến trình 14A2

Gã khổng lồ sản xuất chip Intel được cho là đang cân nhắc sử dụng hệ thống cấp nguồn hai mặt (dual-side power delivery) cho tiến trình 14A2 (1.4A2) do những thách thức về sai số trong quá trình quang khắc (lithography), theo một báo cáo mới.

Các giới hạn này xuất phát từ mục tiêu của Intel trong việc thu hẹp khoảng cách với TSMC và Samsung Foundry về mật độ transistor trên tiến trình 14A. Thông qua tiến trình 14A2, Intel kỳ vọng sẽ cạnh tranh trực tiếp với N2 của TSMC và SF2Z của Samsung.

Kích thước interconnect nhỏ hơn buộc Intel phải chuyển sang cấp nguồn hai mặt. Trong sản xuất bán dẫn hiện đại, điện năng thường được cấp từ mặt sau của chip (backside power delivery) nhằm giảm sụt áp và cải thiện hiệu năng. Khi hệ thống cấp nguồn được chuyển ra mặt sau, mặt trước của chip (front side) sẽ có thêm không gian để bố trí transistor và đường tín hiệu, từ đó nâng cao mật độ transistor và hiệu suất xử lý.

Tuy nhiên, theo ETNews, Intel đang xem xét chuyển sang kiến trúc cấp nguồn cả hai mặt (dual-side power delivery) trên phiên bản 14A2.

Nguyên nhân nằm ở việc khoảng cách giữa các lớp kim loại đầu tiên (M0 pitch) sẽ tiếp tục được thu hẹp.

Theo báo cáo:

14A: M0 pitch khoảng 28 nm

14A2: M0 pitch giảm xuống chỉ còn 21 nm

Trong sản xuất chip, M0 pitch là khoảng cách giữa tâm của hai đường kim loại đầu tiên, có nhiệm vụ truyền tín hiệu giữa các transistor. Khoảng cách càng nhỏ thì càng có thể tích hợp nhiều transistor hơn trên cùng một diện tích, giúp tăng mật độ transistor và hiệu năng của chip. Đây cũng là lý do các tiến trình tiên tiến ngày càng phụ thuộc vào công nghệ EUV.

Vì sao Intel phải thay đổi kiến trúc cấp nguồn?

Là phiên bản "half-node" của 14A, 14A2 được kỳ vọng sẽ mang lại mức cải thiện đáng kể về mật độ transistor.

Việc giảm M0 xuống 21 nm không chỉ giúp tăng mật độ transistor mà còn cải thiện hiệu quả khai thác các hệ thống quang khắc High-NA EUV, vốn có chi phí đầu tư rất lớn.

Tuy nhiên, việc thu nhỏ kích thước interconnect cũng tạo ra thách thức mới. Theo ETNews, các through-silicon vias (TSV) vốn được thiết kế cho kiến trúc cấp nguồn mặt sau sẽ gặp hiện tượng sụt áp (voltage drop) do điện trở của các đường kết nối tăng lên khi kích thước ngày càng nhỏ.

Để giải quyết vấn đề này, Intel được cho là đang cân nhắc sử dụng kiến trúc cấp nguồn hai mặt, thay vì chỉ cấp nguồn từ mặt sau như hiện nay.

Intel đang chịu áp lực lớn từ TSMC và Samsung

Nguồn tin cũng cho biết Samsung đã tối ưu đáng kể kiến trúc transistor Gate-All-Around (GAA), giúp hãng gặp ít trở ngại hơn khi phát triển các tiến trình thế hệ tiếp theo.

Trong khi đó, TSMC đã ổn định tỷ lệ thành phẩm (yield) của họ tiến trình N2 trong giai đoạn 2025–2026 và dự kiến sẽ bắt đầu thương mại hóa các sản phẩm 1,4 nm trước thời điểm Intel đưa 14A vào giai đoạn sản xuất thử nghiệm (risk production).

Điều này khiến Intel không còn nhiều thời gian. Theo báo cáo, Intel đặt mục tiêu phát hành bộ công cụ thiết kế (PDK) 14A0.9 cho khách hàng vào tháng 10/2026, một cột mốc quan trọng để thu hút khách hàng sử dụng dịch vụ Intel Foundry trong tương lai.